CPU serie Loongson 3-LS3A6000
Loongson 3A6000 è il primo processore della serie di microarchitettura di quarta generazione di Loongson, progettata per computer, desktop e server embedded ad alte prestazioni.
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Descrizione del prodotto
Loongson 3A6000 è il primo processore della serie di microarchitettura di quarta generazione di Loongson, progettata per computer, desktop e server embedded ad alte prestazioni. Utilizza il set di istruzioni proprietario di Loongson (LoongArch™) e si basa sul core del processore LA664 di nuova concezione.
Prestazioni superiori:
▪ Basato sull'architettura proprietaria LoongArch™, compatibile con il software
▪ Supporta la tecnologia multi-thread (SMT2) con 8 core logici sul chip
▪ Interfaccia di memoria ad alta efficienza: supporta DDR4-3200, con una larghezza di banda misurata di oltre 42 GB/s
▪ Compatibilità dell'ecosistema unificato: supporta lo streaming live e l'esecuzione di applicazioni su più architetture
▪ Gestione precisa dell'energia: il nucleo di gestione dell'energia integrato regola dinamicamente la frequenza e la tensione
▪ Supporta soluzioni di accelerazione del display: si accoppia con il bridge grafico discreto 7A2000 utilizzando un design GPU 3D proprietario.
| Frequenza dell'orologio | 2,0 GHz~2,5 GHz |
| Velocità di elaborazione massima | 240 Gflop |
| Nuclei fisici | 4 |
| Nuclei logici | 8 |
| Core del processore | Core del processore superscalare LA664 a 64 bit; supporta il set di istruzioni LoongArch™; supporta istruzioni vettoriali a 128/256 bit; esecuzione fuori ordine in sei fasi; 4 blocchi a punto fisso, 4 blocchi vettoriali e 4 blocchi di accesso alla memoria |
| Cache | Ogni core del processore include 64 KB di cache istruzioni L1 nativa e 64 KB di cache dati L1 nativa; ciascun core del processore include 256 KB di cache L2 nativa; tutti i core del processore condividono una cache L3 da 16 MB |
| Controllore della memoria | 2 controller DDR4-3200 a 72 bit; Supporto per il controllo ECC |
| I/O ad alta velocità | 1 controller HyperTransport 3.0 |
| Altri dispositivi I/O | 1 interfaccia SPI, 1 UART, 2 I2C, 16 GPIO |
| Alloggiamento | Pacchetto BGA 35 mm × 35 mm, 1190 pin |
| Gestione dell'energia | Supporta la disabilitazione dinamica della frequenza di clock del modulo principale; supporto per il ridimensionamento dinamico della frequenza dell'orologio principale; Supporta la regolazione dinamica della tensione nell'area della tensione principale |
| Consumo energetico tipico | 38 W a 2,5 GHz |
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